臺積電的CoWoS（Chip On Wafer On Substrate）技術(shù)是一種先進(jìn)的半導(dǎo)體封裝技術(shù)，旨在提升集成電路的性能、減小封裝尺寸，并有效降低功耗。CoWoS技術(shù)通過在一個(gè)硅中介層（Interposer）上集成多個(gè)芯片（或芯片組），形成一個(gè)高性能的封裝解決方案。該技術(shù)主要應(yīng)用于需要高帶寬和低延遲的高性能計(jì)算……

半導(dǎo)體制造工藝中的刻蝕是利用物理和(/或)化學(xué)方法有選擇性地從晶圓表面去除不必要材料的過程。刻蝕工藝通常位于光刻工藝之后，利用刻蝕工藝對定義圖形的光阻層侵蝕少而對目標(biāo)材料侵蝕大的特點(diǎn)，從而完成圖形轉(zhuǎn)移的工藝步驟。刻蝕工藝主要分為干法和濕法兩種。

晶圓制造工藝是一個(gè)非常復(fù)雜的過程，特別是在3納米制程中，挑戰(zhàn)會更加顯著。讓我們一步步來理解EUV（極紫外光刻）多重圖案（Multi-Patterning）技術(shù)在實(shí)現(xiàn)圖案分辨率時(shí)所面臨的挑戰(zhàn)。

集成電路采用LOCOS（Local Oxidation of Silicon）工藝時(shí)會出現(xiàn)“鳥喙效應(yīng)”（bird beak），這是一種在氧化硅生長過程中，由于氧化物側(cè)向擴(kuò)展引起的現(xiàn)象。

根據(jù)《中國戰(zhàn)略性新興產(chǎn)業(yè)：新材料(第三代半導(dǎo)體材料)》，與硅相比，碳化硅擁有更為優(yōu)越的電氣特性:

在集成電路生產(chǎn)過程中，晶圓背面二氧化硅邊緣腐蝕現(xiàn)象是一個(gè)常見但復(fù)雜的問題。每個(gè)環(huán)節(jié)都有可能成為晶圓背面二氧化硅邊緣腐蝕的誘因，因此需要在生產(chǎn)中嚴(yán)格控制每個(gè)工藝參數(shù)，尤其是對邊緣區(qū)域的處理，以減少這種現(xiàn)象的發(fā)生。

海思的名字從何而來？HiSilicon來自Huawei Silicon的縮寫。海既是Hi的諧音，又有深邃的意思，加上“思”與“silicon”發(fā)音近似，所以中文取名海思。

歐美→日本、韓國和中國臺灣→中國大陸→東南亞等。最近5年，由于東南亞具備人口紅利、勞動力成本、巨大的需求等優(yōu)勢，中低端的電子產(chǎn)業(yè)逐漸從中國大陸轉(zhuǎn)移到越南等東南亞國家。下面以越南為例。

張忠謀，臺灣晶圓制造之開創(chuàng)者也。祖籍浙江寧波，少時(shí)聰慧好學(xué)，天資卓絕。生于1931年，家道書香，父母敦教，讀書不輟。然抗戰(zhàn)時(shí)期，民生艱難，輾轉(zhuǎn)避亂，然其志不改，學(xué)業(yè)精進(jìn)。

雖然硅片是圓形的，但是在其上制作芯片時(shí)，為了最大限度地利用空間，減少浪費(fèi)，通常會在硅片上設(shè)計(jì)成多個(gè)方形或矩形的芯片布局。方形芯片在圓形硅片上排列得更加緊密。

我們每次活動都有交流主題和專家級的業(yè)內(nèi)人士參與，這次活動準(zhǔn)備了TSV和TGV的PPT課件給到參會者、嘉賓也分享了各自的學(xué)習(xí)資料和經(jīng)驗(yàn)。歡迎各位朋友參加后續(xù)活動。

薄膜沉積是芯片制造的核心工藝環(huán)節(jié)。薄膜沉積技術(shù)是以各類適當(dāng)化學(xué)反應(yīng)源在外加能量（包括熱、光、等離子體等）的驅(qū)動下激活，將由此形成的原子、離子、活性反應(yīng)基團(tuán)等在襯底表面進(jìn)行吸附，并在適當(dāng)?shù)奈恢冒l(fā)生化學(xué)反應(yīng)或聚結(jié)，漸漸形成幾納米至幾微米不等厚度的金屬、介質(zhì)、或半導(dǎo)體材料薄膜。芯片是微型結(jié)構(gòu)體，其內(nèi)部結(jié)構(gòu)是3D立體式形態(tài)，襯……